台积电尖端SoW-X封装技术，2027年量产

本文由半导体产业纵横（ID：ICVIEWS）综合

台积电计划在2027年量产9.5倍光罩尺寸的CoWoS。

台积电 2025 年北美技术论坛不仅公布了最先进的A14 逻辑制程，在先进封装领域也有多项重要信息公布。

台积电表示该企业计划在2027 年量产 9.5 倍光罩尺寸的 CoWoS，从而能够以台积电先进逻辑技术将 12 个或更多的 HBM 堆叠整合到一个封装中，这意味着单封装可容纳的芯片面积将相较此前进一步提升。

而在更大的晶圆尺寸封装系统方面，台积电则带来了SoW 系统级晶圆技术的新版本 SoW-X。该技术采用不同于 SoW-P 的 Chip-Last 流程，计划于 2027 年量产。

台积还介绍了其它一系列高性能集成解决方案，包括用于HBM4 的 N12 和N3 制程逻辑基础裸晶（Base Die）、运用 COUPE 紧凑型通用光子引擎技术的 SiPh 硅光子整合。

未来的 HPC / AI 芯片需要复杂的整合集成

此外台积电也公布了用于 AI 的新型集成型电压调节器 / 稳压器 IVR。与电路板上的独立电源管理芯片 PMIC 相比，IVR 具备 5 倍的垂直功率密度传输。

自2020年以来，台积电的晶圆系统集成技术（InFO-SoW）已成功应用于如Cerebras和特斯拉等公司的尖端产品中，其中特斯拉的Dojo超级计算机所搭载的晶圆级处理器就是这一技术的标志性产物。晶圆级设计通过直接在整片硅晶圆上构建处理器，实现了前所未有的核心间通信速度、性能密度以及能效，然而，其复杂度与成本也相应增加，限制了广泛应用。

面对人工智能(AI)与高性能计算(HPC)领域日益增长的需求，简单的二维扩展已无法满足。台积电通过融合其InFO-SoW与集成芯片系统(SoIC)两大封装技术，推出了CoW-SoW技术，旨在实现晶圆级芯片的垂直堆叠。这项技术不仅允许逻辑芯片与内存芯片在同一晶圆上进行堆叠，还提供了前所未有的灵活性，使得不同制造工艺技术可以在同一封装内共存，从而优化成本效益与性能表现。

特别是在内存集成方面，台积电特别强调了CoW-SoW在结合HBM4（第四代高带宽内存）上的潜力。HBM4凭借其2048位的超宽接口，有望通过与逻辑芯片的紧密集成，解决AI及HPC工作负载对高带宽、低延迟内存的迫切需求。这种集成方式不仅极大提升了数据传输速度，还有效降低了功耗，为持续增长的计算密集型应用提供了理想的解决方案。

台积电业务开发副总裁Kevin Zhang在研讨会中表达了对CoW-SoW技术的坚定信心，认为它将成为客户提升AI集群或超级计算机性能的关键路径。他强调，晶圆级集成不仅不再是理论设想，而是正在与客户合作转化为实际产品，标志着台积电正引领行业向更高层次的系统集成迈进。

今年3月SK海力士宣布，推出面向AI的超高性能DRAM新产品12层HBM4，并且全球首次向主要客户提供了其样品。SK海力士强调：“以引领HBM市场的技术竞争力和生产经验为基础，能够比原计划提早实现12层HBM4的样品出货，并已开始与客户的验证流程。公司将在下半年完成量产准备，由此巩固在面向AI的新一代存储器市场领导地位。”

此次提供的12层HBM4样品，兼具了面向AI的存储器必备的世界最高水平速率。其容量也是12层堆叠产品的最高水平。

此产品首次实现了最高每秒可以处理2TB（太字节）以上数据的带宽1。其相当于在1秒内可处理400部以上全高清（Full-HD，FHD）级电影（5GB=5千兆字节）的数据，运行速度与前一代（HBM3E）相比提高了60%以上。

带宽（Bandwidth）:HBM产品中的带宽，是指一个HBM封装每秒可处理的数据总容量。

同时，公司通过在该产品上采用已在前一代产品获得竞争力认可的Advanced MR-MUF工艺，实现了现有12层HBM可达到的最大36GB容量。通过此工艺控制了芯片的翘曲现象，还有效提升了散热性能，由此最大程度地提高了产品的稳定性。

SK海力士从2022年的HBM3开始，在2024年陆续实现了8层和12层HBM3E产品量产，通过恰时开发和供应HBM产品，维持了面向AI的存储器市场领导力。

SK海力士AI Infra担当金柱善社长（CMO，Chief Marketing Officer）表示：“公司为了满足客户的要求，不断克服技术局限，成为了AI生态创新的领先者。以业界最大规模的HBM供应经验为基础，今后也将顺利进行性能验证和量产准备。”

未来，随着HBM4的大量出货，再加上SoW的技术加持，芯片性能有望提升到新的台阶。

*声明：本文系原作者创作。文章内容系其个人观点，我方转载仅为分享与讨论，不代表我方赞成或认同，如有异议，请联系后台。