Intel眼里的下一代晶体管，GAA的继任者！

在近期举办的VLSI 技术和电路研讨会上，专家们深入探讨了最近的技术进步，并展望了将在不久的将来过渡到生产的研究工作。其中，来自英特尔组件研究小组的 Marko Radosavljevic 在题为“Advanced Logic Scaling Using Monolithic 3D Integration”的演讲中提供了有关 3D 设备制造开发状态的最新信息。

尽管仍有重大挑战有待解决，但 Marko 提供了一个令人信服的观点，即 3D 器件拓扑将成为新兴的环栅（纳米片/纳米带）器件的继任者。

本文总结了 Marko 演讲的亮点。

Marko 首先简要回顾了导致当前 FinFET 器件和即将推出的 GAA 拓扑的最新工艺技术发展。下面的第一张图列出了这些器件缩放特性，而下一张图显示了 FinFET 和 GAA 器件堆栈的横截面图。（图中显示了四个垂直纳米片，用于相邻的 nFET 和 pFET 器件。）

与 FinFET 的“三栅极”表面相比，GAA 拓扑改进了器件漏电流控制。（通常会集成额外的制程工程步骤，以减少最低纳米片底部和衬底之间的器件栅极材料的衬底表面泄漏电流。）

此外，如下图所示，GAA 光刻和制造在堆叠中纳米片的宽度方面提供了一些灵活性。与 FinFET 器件的量化宽度 (w=(2*h)+t) 不同，设计人员在针对特定 PPA 目标优化电路方面将具有更大的灵活性。

上图还强调了一些 GAA 工艺挑战，特别是与 FinFET 制造相比独特的步骤：

初始 Si/SiGe 外延叠层牺牲（sacrificial）SiGe的部分凹陷蚀刻，暴露Si层的末端以用于源极/漏极节点的外延生长

FinFET 还使用选择性外延来扩展 S/D 节点——然而，鳍片已经暴露在栅极的任一侧。GAA 器件需要对散布的 SiGe 层进行非常精确的横向蚀刻，以在 S/D 外延之前暴露 Si 表面。

去除剩余的牺牲（sacrificial） SiGe 以“释放”纳米片表面（由 S/D Epi 支持）在所有纳米片表面上精确沉积栅极氧化物和周围的栅极金属

请注意，在上图中，将沉积多种金属栅极成分，以针对不同的器件 Vt 阈值提供不同的功函数表面电位。

3D 设备

在此背景下，Marko 分享了下图，表明下一个工艺路线图器件演变将是 3D 堆叠纳米带，利用在横向 pFET 和 nFET 器件制造中获得的工艺开发经验。3D 堆叠器件通常表示为“CFET”（complementary FET）结构。

下图说明了与横向纳米片布局相比，垂直器件堆叠能够给逻辑单元和 SRAM 带来显著的微缩（a 1-1-1 device configuration for the transfer gate-pullup-pulldown in the 6T cell）。

下图扩展了上面的逻辑反相器（logic inverter）布局，以横截面显示器件。注意为器件提供 VDD 和 VSS 的埋入式电源轨 (BPR)。此外，请注意接触蚀刻和金属填充所需的重要纵横比。

CFET 研发计划

实际上，有两种非常不同的 CFET 器件制造方法正在评估中——“顺序”（sequential）和“单片”（monolithic，或自对准）。

1.顺序 3D 堆叠

下图说明了顺序处理流程。首先制造底部器件，然后粘合（变薄的）衬底以制造顶部器件。氧化物介电层沉积并抛光在起始衬底上，用于键合工艺，并用作器件之间的电隔离。底部器件的存在限制了可用于顶部器件制造的热预算。

研究人员特别感兴趣的是，这种方法为两种器件类型提供了利用不同衬底材料（以及可能不同的器件拓扑）的机会。例如，下图显示了一个（顶部）pFET，它使用 Ge 衬底中的纳米片器件制造，（底部）nFET 使用 FinFET 结构。

在上面的示例中，Ge 纳米片中的 pFET 将使用 Ge/SiGe 层的起始堆叠制造，SiGe 再次用作源极/漏极生长和纳米片释放的牺牲支撑。与 Si 相比，该技术选项将利用 Ge 中更高的空穴迁移率。

分隔两个器件层的键合电介质厚度是一个关键的工艺优化参数——薄层可降低寄生互连电阻和电容，但需要无缺陷。

2.自对准单片 3D 堆叠

下图显示了单片自对准 CFET 结构的横截面，以及高级工艺流程描述。（中间的 SiGe 层是牺牲的。）

上图中突出显示的单片垂直器件结构独有的两个关键工艺步骤是不同的 nFET 和 pFET S/D 外延生长和栅极功函数金属沉积。

下图说明了两种器件类型的 S/D 外延生长过程。顶部器件纳米带在底部器件 S/D 外延生长之前接收阻挡层。然后，去除该阻挡层，露出顶部纳米带的末端，并生长顶部器件 S/D 外延。该图还包括确认 p-epi 和 n-epi 区域没有从其他外延生长步骤接收掺杂剂。

下图描述了栅极金属沉积的顺序。随后去除最初沉积在两种器件类型上的金属，用于随后沉积用于第二（顶部）nFET的不同功函数栅极金属。

说明单片 nFET 和 pFET 的多个 Vt 器件特性范围的实验数据如下所示。

尽管 CFET 器件技术有望在即将到来的纳米带工艺节点上继续改进 PPA，但关键考虑因素将是 CFET 器件拓扑的最终成本。Marko 介绍了以下成本估算比较，这是与 IC Knowledge LLC 合作的一部分。类别细分为：光刻、沉积、蚀刻、CMP、计量和其他。请注意，CFET 示例包括 BPR 分布，为信号路由开辟了额外的单元轨道。导致顺序 CFET 成本差异的主要因素是晶圆键合和单独的顶部器件处理。

总的来说，CFET 制造的 PPAC 优势看起来很有吸引力，尽管总 CFET 工艺成本更高。（一个更具挑战性的权衡是使用不同衬底的顺序 CFET 器件制造所提供的灵活性是否会保证额外的成本。）

尽管工艺开发挑战仍有待解决，但 CFET 器件工艺路线图似乎是纳米带器件很快实现生产状态的自然延伸。

在最近的 VLSI 技术和电路研讨会上，英特尔展示了他们的研发结果和来自其他研究人员的实验数据，证明了 PPAC 的显着优势。FinFET 器件的寿命将通过七代工艺节点持续十多年，如下图所示。

迄今为止，纳米带设备的路线图（至少）描述了两个节点。

CFET 器件的优势和纳米带制造（以及建模和 EDA 基础设施）专业知识的利用可能会缩短纳米带的寿命。