【本文来自《3纳米芯片是不是会功耗降低？》评论区，标题为小编添加】

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• 台积电：先进制程›功耗降低›发热降低

  项立刚：先进制程›晶体管增多›发热升高

  苹果15: 先进制程›发热升高

  苹果›台积电=错 （原因：发热升高）

  苹果›项立刚›台积电=对 （原因：发热升高）

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根据登纳徳缩放比例定律，随着芯片尺寸的缩小，所需的电压和电流也会下降，由于功耗会受电压和电流的影响，当制程工艺提升、电压和电流随之下降时，其芯片产生的功耗也会降低。台积电表示，与7nm工艺相比，同样性能下5nm工艺的功耗降低30%，同样的功耗下则性能提升了15%。

但半导体制造领域，集成电路的尺寸随着摩尔定律的发展而持续缩小，沟道长度也相应地缩短，这就导致了沟道管中的S和D（源和漏）的距离越来越短。因此栅极对沟道的控制能力变差，这就意味着栅极电压夹断沟道的难度变大，即产生短沟道效应，从而出现严重的电流泄露（漏电）现象，最终令芯片的发热和耗电失控。

90纳米时已经出现了制程提高但功耗变大的问题，之后利用FinFET（鳍式场效应晶体管）结构，解决了这个问题，但到7纳米以下时，极限出现，这个问题再次困扰了厂家。

所以严格来讲，台积电（包括其他代工厂家）避开了短沟道效应带来的功耗问题，只提出了理论上的制程提高而功耗降低。但作者同样没有提到制程与功耗关系的基本常识。双方立场不同，所以都避开了对自己不利的方面。

目前行业正在研究通过新架构（例如环绕式栅极）以及新材料（例如二氧化铪），来解决功耗问题。但新的解决方案仍有很大的问题，比如良率很低等。

所以目前属于1纳米极其以下制程技术突破的黎明前阶段。